Hardwareimplementierung Neuronaler Netze

Im Gegensatz zur üblichen Softwaresimulation gestattet die Implementierung von Neuronalen Netzen in Hardware prinzipiell eine parallele Arbeitsweise und damit eine wesentliche Beschleunigung vor allem in der Lernphase. Deshalb steht im Vordergrund die Untersuchung verschiedener Algorithmen und Applikationen Neuronaler Netze im Hinblick auf eine mögliche Realisierung in Hardware.

Es wird ein Ansatz verfolgt, die starke Fehlertoleranz konnektionistischer Strukturen zu nutzen, um die aufwendigen, aber exakten arithmetischen Schaltungen durch wesentlich einfachere, auf stochastischen Rechenverfahren basierende Schaltungen zu ersetzen. Die Funktionsfähigkeit des Verfahrens bei kleinen Netzen ist durch Simulationen und einen Prototyp-Chip belegt. Aktuelle Untersuchungen beschäftigen sich mit Fragen zum Einsatz in größeren Netzen.



Layout des entwickelten Neuro-Chip


Foto der realisierten PC-Platine

Verantwortliche Mitarbeiter für dieses Projekt sind Liyun Zhu , K. Fanghänel und Dr. K. Köllmann . Die Arbeitsergebnisse im Zusammenhang mit diesem Projekt flossen in die Dissertation "Parallele Hardware für Backpropagation-Netze auf der Basis stochastischer Rechenwerke" von K.-R. Riemschneider ein. Weitere Veröffentlichungen zu diesem Thema stehen zum Download bereit.


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